焊料层空洞对富士IGBT器件热稳定性的影响

时间:2018-6-19 分享到:
摘要:为了查明封装疲劳对绝缘栅双极型晶体管 ( 富士IGBT) 热特性的影响, 从封装结构的角度分析了焊料层空洞对 富士IGBT器件热稳定性的影响规律。首先建立了 富士IGBT芯片封装的有限元模型, 然后结合传热学分析了焊料层空洞大小、位置以及分布对 富士IGBT芯片最高结温的影响规律并进行了仿真, 最后基于加速寿命实验进行了验证。结果表明:空洞率相同时, 芯片对角线上的空洞对芯片最高结温的影响最大;位置相同时, 芯片顶点位置空洞大小的变化对芯片最高结温的影响最大;2种情况下, 单个空洞的影响均大于相同空洞率下的空洞分布影响, 而空洞分布中的中心集中分布对芯片最高结温的影响最大;芯片最高结温随空洞率增大而近似呈线性关系增大, 芯片结壳热阻与空洞率也近似呈线性关系增大, 验证了理论分析的正确性。研究结论可从封装疲劳的角度对 富士IGBT尽限应用提供指导。

0引言

随着电力电子变能装置功率等级的提升, 核心电力电子器件的芯片封装密度提高, 器件的芯片结温越来越高, 对器件的热可靠性提出了更加严苛的要求, 因此封装失效成为一个广泛关注的问题[1]LUO Y F, XIAO F, LIU B L, et al.Failure analysis of power electronic devices and their applications under extreme conditions[J].Chinese Journal of Electrical Engineering, 2016, 2 (1) :91-100.[2]廖敏夫, 黄金强, 葛国伟, 等.国内外混合式断路器发展与研究现状[J].高电压技术, 2016, 42 (6) :1688-1694.LIAO Minfu, HUANG Jinqiang, GE Guowei, et al.Development and research of native and foreign hybrid circuit breaker[J].High Voltage Engineering, 2016, 42 (6) :1688-1694.[3]LUKAS T, ATLE R A, TILO P et al.Possible failure modes in press-pack IGBTs[J].Microelectronics Reliability, 2015, 55 (6) :903-911.">[1-3]。有研究表明, 器件的芯片结温每升高10℃, 寿命就会降低一半, 而功率器件由于电压电流等级较高, 所以其失效基本上都与工作时能量过大而引起芯片整体或局部结温过高有关[4]OETTINGER F F, BLACKBUM D L.Semiconductor measurement technology:thermal resistance measurement[M].Washington DC, USA:Department of Commerce, 1990.[5]罗毅飞, 汪波, 刘宾礼, 等.基于电压对电流变化率的IGBT结温变化机理及监测方法[J].高电压技术, 2017, 43 (1) :38-43.LUO Yifei, WANG Bo, LIU Binli, et al.Junction temperature variation mechanism and monitoring method of IGBTs based on derivative of voltage to current[J].High Voltage Engineering, 2017, 43 (1) :38-43.">[4-5]。功率器件的封装实现了内部结构与外部环境之间的电气、热和机械连接, 并为器件提供良好的散热途径, 保障了器件维持良好的热稳定性, 对提高功率器件封装可靠性具有重要作用, 但焊料层是器件封装结构的薄弱环节之一。因此, 有必要就焊料层缺陷对器件热稳定性进行研究。

焊料层处于器件散热的主要通道上, 对器件的性能和热稳定性起着重要的作用。焊料层由于疲劳而出现空洞, 降低了器件的导热性能, 芯片结温升高, 使一些电、热参数发生漂移, 如导通电阻RDS增大等[6]OTIAB K C, BHATTI R S, EKE R E, et al.Thermal effect of die-attach voids location and style on performance of chip level package[C]∥3rd IEEE International Conference on Adaptive Science and Technology (ICAST) .Abuja, Nigeria:IEEE, 2011:231-236.[7]周飞, 赵成勇, 徐延明, 等.考虑热学特性的高压IGBT模块暂态模型[J].高电压技术, 2016, 42 (7) :2215-2223.ZHOU Fei, ZHAO Chengyong, XU Yanming, et al.High voltage IGBT module transient model when considering thermal properties[J].High Voltage Engineering, 2016, 42 (7) :2215-2223.[8]KRISTIAN B P, KJELD P.Dynamic modeling method of electro-thermal-mechanical degradation in IGBT modules[J].IEEE Transactions on Power Electronics, 2016, 31 (2) :975-986.[9]BAHMAN A S, MA K, BLAABJERG F.Thermal impedance model of high power IGBT modules considering heat coupling effects[C]∥Power Electronics and Application Conference and Exposition.Charlotte, USA:IEEE, 2015:1382-1387.">[6-9], 进而又对传热特性产生影响, 造成器件安全工作区缩小, 严重影响器件的热稳定性。

国内外针对焊料层空洞问题进行了一些研究。Katsis D C、Fleischer A S等人结合相关实验, 对空洞与热阻之间的关系进行了研究[10]KATSIS D C, JACOBUS D.A thermal, mechanical, and electrical study of voiding in the solder die-attach of power MOSFETs[J].IEEE Transactions on Components and Packaging Technologies, 2006, 29 (1) :127-136.[11]FLELSCHERA A S, CHANG L, JOHNSON B C.The effect of die attach voiding on the thermal resistance of chip level packages[J].Microelectronics Reliability, 2006, 46 (6) :794-804.[12]吴昊, 陈铭, 高立明, 等.粘结层空洞对功率器件封装热阻的影响[J].半导体光电技术, 2013, 32 (2) :226-230.WU Hao, CHEN Ming, GAO Liming, et al.Effect of solder layer voids on the thermal resistance of power device package[J].Semiconductor Optoelectronics, 2013, 32 (2) :226-230.[13]郑钢涛, 陈素鹏, 胡俊, 等.焊料层空洞面积对功率器件电阻和热阻的影响[J].半导体技术, 2010, 35 (11) :1059-1064.ZHENG Gangtao, CHEN Supeng, HU Jun, et al.Effects of void area in solder layer on resistance and thermal impedance of power devices[J].Semiconductor Technology, 2010, 35 (11) :1059-1064.">[10-13]。张小玲等人主要采用有限元方法, 分析了芯片焊料层厚度、空洞等因素对大功率器件封装温度场[14]张健, 张小玲, 吕长志, 等.IGBT焊料层中的空洞对器件热可靠性的影响[J].硅微电子学, 2011, 31 (5) :517-521.ZHANG Jian, ZHANG Xiaoling, LÜChangzhi, et al.Effect of die attach void on IGBT thermal reliability[J].Research and Progress of SSE, 2011, 31 (5) :517-521.[15]谢鑫鹏, 毕向东, 胡俊, 等.空洞对功率芯片粘贴焊料层热可靠性影响的分析[J].半导体技术, 2009, 34 (10) :1026-1031.XIE Xinpeng, BI Xiangdong, HU Jun, et al.Effects of voids on thermal reliability in power chip die attachment solder layer[J].Semiconductor Technology, 2009, 34 (10) :1026-1031.[16]田蕴杰, 张小玲, 谢雪松, 等.IGBT热疲劳工作对焊料层可靠性的影响[J].固体电子学研究与进展, 2014, 34 (3) :288-292.TIAN Yunjie, ZHANG Xiaoling, XIE Xuesong, et al.Thermal fatigue effects on IGBT die attach reliability[J].Research and Progress of SSE, 2014, 34 (3) :288-292.[17]徐玲, 周洋, 张泽峰, 等.IGBT模块焊料层空洞对模块温度影响的研究[J].中国电子科学研究院学报, 2014, 9 (2) :125-129.XU Ling, ZHOU Yang, ZHANG Zefeng, et al.Influence of solder vvoid to thermal distribution of IGBT module[J].Journal of CAEIT, 2014, 9 (2) :125-129.">[14-17]和应力场[18]吴煜东, 常桂钦, 彭勇殿, 等.焊层空洞对IGBT模块热应力的影响[J].大功率变流技术, 2014 (1) :17-23.WU Yudong, CHANG Guiqin, PENG Yongdian, et al.Effect of solder voids on IGBT thermal and stress performance[J].High Power Convertor Technology, 2014 (1) :17-23.">[18]的影响;虽然也对空洞对封装热特性影响机理进行了描述, 但各有侧重, 缺少在同一工况下的系统完整的机理描述和建模分析。

本文通过有限元方法研究芯片焊料层和衬底焊料层空洞对芯片最高结温的影响规律, 并引入传热学Fourier定律对影响规律加以分析, 系统全面地分析焊料层空洞对绝缘栅双极型晶体管 ( 富士IGBT) 热稳定性影响机理和规律并进行实验验证。

1 有限元建模分析

1.1 3维有限元热模型

本文以某1 200 V/50 A半桥 富士IGBT器件为参考, 构建7层结构 (如图1所示) 的有限元热仿真模型。 富士IGBT模型材料参数如表1所示, 其中陶瓷覆铜板 (direct bonded copper, 简称DBC) 上铜层不规则, 以实际模块的封装形状和尺寸为准。由于半桥结构对称, 所以选取模块的1/2进行建模, 忽略铝线和其他接线端子, 如图2所示。

采用ANSYS软件进行相关有限元仿真, 对模型仿真条件进行如下设定: (1) 芯片均匀产热, 加热有功功率为70 W, 芯片体积产热率为2.7 GW/m3, 热量通过7层结构逐层传递, 忽略 富士IGBT模块上表面对流换热和热辐射。 (2) 整个模块安装在水冷散热器上, 接触良好对基板面均匀散热, 对流散热系数为2 000 W/ (m2·K) , 环境温度为25℃, 基板3个侧面与空气自然对流散热, 对流散热系数为10W/ (m2·K) [19]夏燕飞, 罗毅飞, 汪波, 等.焊料层空洞对IGBT芯片温度分布影响分析[J].船电技术, 2015, 35 (12) :1-5.XIA Yanfei, LUO Yifei, WANG Bo, et al.The effect of voiding in the solder die on the temperature distribution of IGBT chips[J].Marine Electric&Electronic Engineering, 2015, 35 (12) :1-5.">[19]。

图1 IGBT封装7层结构示意图Fig.1 IGBT package schematic of seven layers图1 富士IGBT封装7层结构示意图Fig.1 富士IGBT package schematic of seven layers

图2 IGBT器件的实物与有限元模型Fig.2 IGBT module and its finite element model图2 富士IGBT器件的实物与有限元模型Fig.2 富士IGBT module and its finite element model   下载原图

1.2 芯片焊料层空洞对芯片最高结温的影响

1.2.1 单个空洞大小、位置对芯片最高结温的影响

研究单个空洞大小、位置时, 在芯片焊料层上取5个典型位置作为代表, 如图3所示。这5个典型位置代表了芯片焊料层空洞的整个分布, 位置1是焊料层中心, 位置2是顶角, 位置3是边缘中点, 位置2、3位于焊料层外边缘, 位置4、5分别位于位置1和2、位置1和3的中间位置, 通过这几个点的规律可得到完整的空洞分布位置的规律。位置6是衬底焊料层上远离芯片的位置, 本文1.3节将会对其进行分析。在典型位置设置不同半径R的空洞, 进行有限元仿真。定义空洞率η为空洞面积与焊料层总面积之比, 将空洞总面积除以芯片焊料层面积即换算成空洞率, 结果如图4、图5所示。图4中:图4 (a) 是位置1、4、5器件温度场分布示意图, 芯片最高结温均出现在空洞上方;图4 (b) 是空洞在位置1、4、5处对芯片最高结温θjmax的影响。

表1 富士IGBT模型材料参数Table 1 富士IGBT material parameters of the proposed model    下载原表

表1 IGBT模型材料参数Table 1 IGBT material parameters of the proposed model

图3 焊料层空洞的典型位置Fig.3 Typical positions in solder layer图3 焊料层空洞的典型位置Fig.3 Typical positions in solder layer   下载原图

芯片结温定义的是 富士IGBT集电极和内部基区接触的PN结的结温, 该PN结在 富士IGBT工作时是正偏的。芯片在ANSYS建模中等效为1个方块, 如图1、图2所示, 根据实际不同电流下的 富士IGBT的导通电压, 计算出导通稳态损耗, 作为热源直接加载到芯片ANSYS模型上。

由图4、图5可得, 在位置相同时, 空洞越大则芯片结温越高;在空洞大小相同时, 位置1和焊料层边缘位置特别是位置2处空洞对芯片最高结温的影响效果明显。

1.2.2 多个空洞对芯片结温的影响

研究多个空洞对芯片最高结温的影响, 引入3种规则的空洞分布模型, 包括边缘分布、集中分布、均匀分布, 如图6所示。单个空洞大小相同, 研究空洞率范围为5%~50%时3种空洞分布对芯片最高结温的影响, 结果如图7所示。

由图7可知, 在空洞率相同时, 集中分布对芯片最高结温的影响最大, 均匀分布的影响次之, 边缘分布的影响最小;对比图4、图5, 在相同空洞率下, 单个大空洞对芯片最高结温的影响比多个空洞的影响大。

引入传热学中的Fourier定律, 针对芯片焊料层空洞对芯片结温分布规律进行分析, 其数学表达式为

图4 位置1、4、5处空洞对芯片最高结温的影响Fig.4 Void’s influence at position 1, 4 and 5 on chip maxi-mum junction temperature图4 位置1、4、5处空洞对芯片最高结温的影响Fig.4 Void’s influence at position 1, 4 and 5 on chip maxi-mum junction temperature   下载原图

图5 位置1、2、3处空洞半径对芯片最高结温的影响Fig.5 Void’s radium at position 1, 2, 3 on chip maximum junction temperature图5 位置1、2、3处空洞半径对芯片最高结温的影响Fig.5 Void’s radium at position 1, 2, 3 on chip maximum junction temperature   下载原图

图6 3种典型空洞分布Fig.6 Three typical void distributions图6 3种典型空洞分布Fig.6 Three typical void distributions   下载原图

式中:Q为导热过程中传导的热流量;λ为导热系数;A为垂直于热流的截面积;∇T为温度梯度, 表征温度场在空间上改变的大小程度, 温度增大方向为正, 温度梯度增大, 芯片结温升高。由式 (1) 可得

焊料层空洞减小了芯片热量向下传递的截面面积A, 空洞越大, 截面 (芯片下表面) 面积A就越小。由式 (2) 可知, 当传导的热流量Q一定时, 热量通过的给定截面面积越小, 芯片的温度梯度就越大, 方向垂直芯片下表面向上;温度梯度表征温度场在空间上改变的大小程度, 温度梯度增大, 芯片结温升高。因此在位置相同时, 单个空洞越大, 芯片最高结温就越高。

焊料层空洞位置对芯片结温的作用机理已经在文献[19]中分析过。在芯片中越靠近芯片中心, 垂直芯片方向温度梯度就越大, 因此如果空洞分布越往中心位置集中, 就会阻碍越多的热量向下传导, 芯片的结温也就越高, 如图7所示。

1.3 衬底焊料层空洞对芯片结温的影响

由上文可得, 在空洞率相同时, 单个芯片焊料空洞对芯片结温的影响比多个空洞大。在研究衬底焊料层空洞时, 重点研究单个空洞对芯片结温的影响。在衬底焊料层上取位置1、2、3, 对应图3相应位置, 衬底焊料层位于如图1所示的DBC下铜层和基板之间, 位置1、2、3在衬底焊料层内部, 位置6为衬底焊料层远离芯片正下方的位置。在位置1、2、3、6设置不同大小空洞, 研究单个空洞大小位置对芯片结温的影响。

图8为衬底焊料层不同位置空洞半径R对芯片最高结温θjmax的仿真结果。在空洞大小 (半径R) 相同时, 空洞距离芯片中心越远, 芯片最高结温就越低。如果将图4、图5横坐标改为空洞半径, 对比图8就可以得到以下结论:空洞大小相同时, 芯片焊料层空洞对芯片最高结温的影响效果比衬底焊料层空洞明显。

在衬底焊料层中空洞大小、位置对芯片结温的作用机理与芯片焊料层空洞相关机理类似。衬底焊料层与芯片之间隔着芯片焊料层和DBC板, 衬底焊料层空洞不能直接对芯片结温施加影响, 因此空洞率相同时, 衬底空洞对芯片结温的影响明显不如芯片焊料层。

2 实验验证

实验过程如图9所示。取一批样品进行温度冲击实验, 加速焊料层受热应力疲劳过程。温度冲击是由温度冲击实验箱完成的, 设置高温为135℃, 低温为-40℃, 对一批20个 富士IGBT样品进行连续冲击实验, 每隔约200个循环周期, 取出来测1次空洞的情况, 从中选取空洞情况满足要求的样品。分批次实验不同时间后, 获得不同的空洞情况, 然后利用超声波扫描显微镜来测量样品的芯片焊料层空洞率, 最后将样品接入电路, 施加相同的加热有功功率和散热条件, 待芯片结温稳定后分别用热敏参数法和红外探测法来测量芯片结温。

图7 3种典型空洞分布对芯片最高结温的影响Fig.7 Influence of three typical void distributions on chip maximum junction temperature图7 3种典型空洞分布对芯片最高结温的影响Fig.7 Influence of three typical void distributions on chip maximum junction temperature   下载原图

图8 衬底焊料层不同位置空洞对芯片最高结温的影响Fig.8 Influence of voids at different positions in substrate solder layer on chip maximum junction temperature图8 衬底焊料层不同位置空洞对芯片最高结温的影响Fig.8 Influence of voids at different positions in substrate solder layer on chip maximum junction temperature   下载原图

图9 实验流程图Fig.9 Flow chart of experiment图9 实验流程图Fig.9 Flow chart of experiment   下载原图

利用超声波扫描显微镜来测量样品空洞率, 结果如图10 (部分样品) 所示。图10 (a) 为应力实验前的模块, 图10 (b) 为应力实验后的模块, 中心圆形区域即为空洞。

2.1 热敏参数法测量芯片结温

热敏参数法是一种利用热敏参数与 富士IGBT芯片结温之间存在的对应关系来间接测量芯片结温和热阻的方法, 由于测量的是芯片端子的压降, 因此表征的是芯片结温的平均效应[20]陈明, 汪波, 唐勇.IGBT动态热阻抗曲线提取实验研究[J].电力电子技术, 2010, 44 (9) :101-103.CHEN Ming, WANG Bo, TANG Yong.The experimental research on transient thermal impedance of IGBT[J].Power Electronics, 2010, 44 (9) :101-103.">[20]。

按照图11搭建温度标定实验平台。将 富士IGBT放置在可以准确调节温度的恒温箱内, S1、D1分别为被测 富士IGBT芯片和与其并联的续流二极管;I为大电流源, 提供 富士IGBT加热有功功率;i为小电流源, 提供测试小电流, 设为0.1 A;V是测量芯片导通压降的数字万用表;D为二极管, 防止小电流测试时电流流入大电流源。通过恒温箱设置不同的温度, 读出测试小电流下的芯片导通压降, 得到芯片导通压降UCE与芯片结温θj之间关系即热敏参数曲线方程

式中:Ua是热敏参数曲线在芯片结温θj为0时的电压;CT是拟合得到的UCE随θj的变化率。

在器件芯片正下方底板位置设置温度传感器测量器件底板壳温, 通过计算机软件控制大电流源滞后几s时间断开, 读出测试小电流下的芯片导通压降UCE。通过器件热敏参数曲线方程 (3) , 推算导通压降UCE对应的芯片结温θj。

以其中1个样品为例, 将其放入恒温箱达到设定温度后保持25 min时间使芯片各部分充分达到设定温度, 然后导通0.1 A测试小电流, 读出此时压降, 绘制0.1 A测试小电流下导通压降UCE随芯片结温θj的变化曲线, 如图12所示, 并进行线性拟合, 芯片结温定标曲线如式 (4) 所示

实际工作时, 在芯片结温达到稳态后切换测试小电流, 迅速读出导通压降, 并由式 (4) 计算得到此时的芯片结温, 如表2所示。通过图12拟合曲线与实测值比对, 该方法的误差可控制在2℃以内。

2.2 红外探测法测量芯片最高结温

与热敏参数法的不同, 红外探测法利用红外热像仪直接测出芯片结温分布情况, 如图13所示为样品的测试结果, 每个样品均包含图3所示的6个位置。选取6个空洞率逐渐升高的样品进行测量。

图1 0 超声波扫描显微镜测量芯片空洞情况Fig.10 Void measurement with SAM图1 0 超声波扫描显微镜测量芯片空洞情况Fig.10 Void measurement with SAM   下载原图

图1 1 IGBT芯片结温测试电路Fig.11 Testing schematic of IGBT junction temperature图1 1 富士IGBT芯片结温测试电路Fig.11 Testing schematic of 富士IGBT junction temperature   下载原图

图1 2 热敏参数测试曲线Fig.12 Measured curve using thermal sensitive parameter method图1 2 热敏参数测试曲线Fig.12 Measured curve using thermal sensitive parameter method  下载原图

测量结果如表2所示, 得到如图14所示芯片衬底焊料层空洞率与芯片结温之间的变化关系。需要说明的是, 加热时间以芯片结温达到热平衡为准, 即芯片结温达到稳定值;红外热像仪读出的是芯片表面温度, 通过表1可以得到芯片热阻约为0.03K/W, 因此, 70 W时芯片表面和内部稳态结温差最大约为2.1℃, 红外探测的芯片结温比实际结温要低。

图1 3 红外测试结果 (70 W加热有功功率) Fig.13 Testing results with infrared thermometer (70 W heating active power) 图1 3 红外测试结果 (70 W加热有功功率) Fig.13 Testing results with infrared thermometer (70 W heating active power)   下载原图

通过在大量不同应力条件下的样品中进行筛选, 得到满足要求的空洞情况。实验发现, 加速应力下主要空洞出现在芯片中心附近, 因此, 选取芯片中心位置的空洞来验证空洞建模。然后基于验证的空洞模型, 对其他位置的仿真进行验证。由图14可知, 对于芯片中心位置单个空洞, 芯片最高结温随空洞的增大而升高, 实验结果与仿真规律符合较好。其中, 在空洞率为27.56%的工况下, 红外探测芯片结温较低, 这是由于该空洞率下现有实验所得样品的空洞偏离芯片中心, 由1.2.1节分析可知, 此时的芯片结温小于空洞在芯片中心处的芯片结温, 而热敏参数法测量的结果, 其总体效应削弱了空洞偏离芯片中心的影响, 因此2种方法测量结果差别比其他空洞率下要大。

2.3 空洞率对热阻的影响

通过热敏参数法对芯片结温θj进行测量, 通过热电偶对芯片底板温度进行提取, 通过恒流源和示波器对芯片导通稳态电压电流进行提取, 进而计算出导通稳态损耗。热阻Rth, j-c的计算式为

式中:θcase为芯片壳温;PH为芯片加热有功功率。利用式 (5) 可以计算得出不同空洞率下的热阻变化情况, 热阻测量结果如表3和图15所示。

由图15可以看出, 芯片衬底焊料层空洞率与 富士IGBT结壳热阻近似呈线性变化关系。

3 基于有限元模型的极限边界分析

军标中一般将空洞率限制在3%~6%, 工业界一般将空洞率限制在5%~10%[21]王美荣.粘结空洞对双极型功率晶体管影响的分析及模拟[D].成都:电子科技大学, 2008.WANG Meirong.Analysis and simulation of the influence of connection layer voids on bipolar power transistors[D].Chengdu, China:University of Electronic Science and Technology of China, 2008.">[21]。在进行有限元仿真过程中发现, 位于芯片焊料层中心和顶角位置, 空洞率相对较大时 (η>5%) , 芯片最高结温与单个空洞面积、器件加热有功功率及散热系数呈一定函数关系变化。下面讨论芯片最高结温与空洞半径 (R) 、器件加热有功功率 (PH) 以及散热条件之间的函数关系, 以便对 富士IGBT的极限工作能力进行预测。

图1 4 中心位置芯片最高结温与空洞率之间的关系Fig.14 Relationship between chip maximum junction temper-ature and void ratio at the chip center position图1 4 中心位置芯片最高结温与空洞率之间的关系Fig.14 Relationship between chip maximum junction temper-ature and void ratio at the chip center position   下载原图

表2 衬底焊料层空洞率与芯片最高结温的测量数据Table 2 Measured void ratio in substrate solder layer and chip maximum junction temperature    下载原表

表2 衬底焊料层空洞率与芯片最高结温的测量数据Table 2 Measured void ratio in substrate solder layer and chip maximum junction temperature

表3 不同衬底焊料层空洞率下的热阻测量结果Table 3 Thermal resistance under different void ratio in substrate solder layer    下载原表

表3 不同衬底焊料层空洞率下的热阻测量结果Table 3 Thermal resistance under different void ratio in substrate solder layer

图1 5 芯片衬底焊料层空洞率与结壳热阻之间的关系Fig.15 Relationship between void ratio in substrate solder layer and junction to case thermal resistance图1 5 芯片衬底焊料层空洞率与结壳热阻之间的关系Fig.15 Relationship between void ratio in substrate solder layer and junction to case thermal resistance   下载原图

在图5中的芯片中心和顶角位置, 在单个空洞的η>5%时, 芯片最高结温与空洞大小 (用空洞率表示) 呈线性关系。在3维模型中心和顶角位置设置η为5%的单个空洞, 对 富士IGBT芯片上施加不同加热有功功率, 结果如图16所示。在空洞大小一定时, 芯片最高结温与加热有功功率呈线性关系。

空洞大小与加热有功功率是相互独立的因素, 由概率统计2维随机变量分布函数特征, 在散热条件一定时, 对于中心和顶角位置, 芯片最高结温θjmax有如下关系

式中:a1、a2、a3、a4为函数的系数。利用相同散热条件, 不同空洞半径R和加热有功功率PH下的芯片最高结温数据即可拟合得到式 (6) 的系数。

控制冷却水的流速和水温能改变散热器对器件基板的散热系数。在空洞大小, 芯片加热有功功率一定时, 分析基板散热系数α与芯片最高结温θjmax的关系, 仿真结果如图17所示。图17为5%空洞率和70 W、80 W、90 W加热有功功率下, 芯片最高结温随基板散热系数的变化曲线。

芯片结温随散热系数变化复杂, 而实际工况下散热器的散热条件固定, 因此可以利用实际散热条件下芯片结温与单个空洞大小、器件加热有功功率的函数关系, 再结合器件温度循环下的热疲劳和热损伤对器件电气性能的影响, 可对不同工况和器件状态下的芯片结温进行预测, 获得器件工作的极限边界, 指导实际应用。

4 结论

1) 通过3维有限元仿真, 研究空洞对器件热稳定性的影响, 结果表明:空洞率相同的前提下, 对角线上的空洞对芯片结温的影响最大, 其次是边缘, 最后是介于边缘和中心的位置;位置相同的条件下, 影响程度从大到小依次是顶点、边缘和中心。2种情况下, 单个空洞的影响均大于相同空洞率下的空洞分布影响, 而空洞分布中影响最大的还是中心集中分布的情况。

图1 6 芯片最高结温与加热有功功率的关系Fig.16 Relationship between chip maximum junction temper-ature and heating active power at different positions图1 6 芯片最高结温与加热有功功率的关系Fig.16 Relationship between chip maximum junction temper-ature and heating active power at different positions   下载原图

图1 7 基板散热系数与芯片最高结温的关系Fig.17 Relationship between base plate heat dissipation factor and chip maximum junction temperature图1 7 基板散热系数与芯片最高结温的关系Fig.17 Relationship between base plate heat dissipation factor and chip maximum junction temperature   下载原图

2) 芯片衬底焊料层空洞率与芯片结温以及芯片结壳热阻均呈现出近似线性关系, 有助于建立芯片疲劳与芯片结温的关系, 该线性关系的系数是可以通过仿真或实验数据得到的;不同电压、电流等级的模块, 由于芯片尺寸、焊料层尺寸不同, 所以这个系数也会不一样。

3) 在空洞位置和散热条件一定时, 空洞大小、芯片加热有功功率与芯片结温呈一定函数关系, 可基于有限元仿真规律和数据拟合得到, 掌握这一函数关系对预测芯片结温和极限使用边界具有重要意义。

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